Samsung explique comment il compte graver des SoC en 3nm, en vidéo

Samsung Semiconductors, la division silicium du conglomérat coréen, explique dans une vidéo comment repousser les limites de la gravure sur silicium, jusqu’à 3nm. Le fondeur explique dans une vidéo l’évolution des technologies de gravures, leurs enjeux, quels sont les problèmes rencontrés lorsque la finesse de gravure diminue, et comment les surmonter. On apprend entre autres que telle quelle, la technologie “Gate all around” (GAA) nécessaire à la gravure 3nm implique des coûts de fabrication trop élevés – c’est pourquoi Samsung a développé sa propre technologie, baptisée MBCFET. Son avantage ? Permettre aux concepteurs sur silicium d’adapter leur design plus facilement et à moindre coût tout en faisant exploser les performances et en réduisant la consommation énergétique. 

Le silicium arrive à ses limites, mais est encore loin d’avoir dit son dernier mot. La preuve, c’est que les fondeurs continuent de progresser en termes de finesse de gravure, et visent désormais une taille de l’ordre de 3nm. Attention : les quelques paragraphes qui vont suivre supposent que vous compreniez le fonctionnement basique d’un transistor sur silicium. Dans les grandes lignes, ce type de transistor fonctionne en ajoutant quelques atomes d’éléments à la structure cristalline du silicium employé dans les transistors. On appelle cela le “dopage”, et il en existe de deux types : le dopage P, lorsque l’on incruste des atomes auxquels il manque un électron, et le dopage N, lorsqu’il s’agit d’incruster des atomes qui ont un électron en trop. Un transistor est alors un assemblage d’un bout de silicium dopé P avec un bout de silicium dopé N auquel on applique un champ électrique (ce troisième élément, isolé des parties P et N par un séparateur, s’appelant Gate, ou “porte”).

Lire également : Samsung va créer ses propres GPU pour accompagner les SoC Exynos de ses smartphones

Voici comment Samsung compte graver des SoC en 3nm

Lorsqu’un champ électrique est appliqué sur la porte, un courant électrique peut circuler de la partie du transistor dopé N vers la partie dopée P. Lorsque le champ électrique est coupé, le transistor ne conduit plus l’électricité. Voilà pour le fonctionnement très général des transistors. Or tout se passe peu ou prou de manière prévisible jusqu’à une certaine échelle. Mais avec des die gravés en dessous de 10 nm, il faut complètement repenser le design des transistors, car des effets de canaux courts (short channel effect) interviennent : lorsque la longueur d’un “canal”, c’est à dire la zone d’un semi-conducteur FET qui devient conductrice suite à l’application d’un champ électrique approche de la largeur de sa zone de déplétion (la zone entre la jonction des parties dopées P et N sur le die), plusieurs problèmes apparaissent. D’abord des électrons peuvent se mettre à sauter d’une partie à l’autre, même lorsque la porte du transistor est fermée (et que le courant ne doit donc plus circuler).

Par ailleurs, la vitesse du transistor elle-même arrive trop vite à saturation – entre autres inefficiences qui provoquent un gaspillage énergétique et une émission de chaleur. Ainsi, Samsung Semiconductors explique comment ses ingénieurs ont surmonté ces problèmes pour préparer l’arrivée de la gravure 3nm. En quelques années, on est en effet passé d’un design classique, planaire, au FinFET qui consiste à intégrer la porte du transistor de manière à ce qu’elle couvre trois des quatre côtés du canal. Or, l’objectif 3nm implique désormais un design de type GAA (Gate All Around) dans lequel la porte du transistor entoure complètement le canal. Mais en l’état, la technologie GAA est extrêmement complexe et donc chère à mettre en oeuvre. C’est pourquoi Samsung a breveté une autre approche : le MBCFET. Il ne s’agit plus d’incruster des nano-fils dans la porte, mais plutôt des sortes de nano-feuilles empilées les unes sur les autres.

Lire également : le fondeur TSMC est prêt pour graver les SoC en 5nm à l’horizon 2020

Le procédé peut permettre de réduire la taille de la puce de 45% tout en consommant 50% d’énergie en moins et en proposant des performances en hausse de 35% par rapport à la technologie de gravure 7nm actuelle. L’autre avantage de la technologie de Samsung, c’est que les ingénieurs qui conçoivent les SoC et autres semi-conducteurs peuvent adapter directement leur design 7nm à cette technologie 3nm – de quoi réduire significativement les coûts de développement. Samsung vient de publier la version 1.0 de son PDK (Process Design Kit) à destination des ingénieurs. Ce procédé de gravure ne devrait néanmoins pas déboucher sur des produits commercialisés avant quelques années. Samsung Semiconductors vise pour l’heure des puces 5nm pour la première moitié de 2020 avec le 4nm dans la seconde moitié de l’année.